POWER4

Architecture Power
Obsolètes
Actuelles
Futures
Voir aussi

Le POWER4 implémente l'architecture 64-bit PowerPC. Sorti en 2001, il est basé sur le design de son prédécesseur, le POWER3. Le POWER4 est un microprocesseur multi cœur, avec deux cœurs sur la même puce, le premier de ce genre.

Architecture interne

L'unité interne du POWER4 consiste en deux implémentations de l'architecture PowerPC AS. Le POWER4 a deux caches de niveau 2 unifiés, divisés en trois parties identiques. Chacun d'eux à son propre controlleur de cache de niveau 2 indépendant qui peut chercher 32 octets de données par cycle. La Core Interface Unit (CIU, unité d'interface principale), connecte chaque controlleur de cache au cache de données ou au cache d'instructions des deux processeurs. L'unité Non-Cacheable (NC), s'occupe de la gestion de la sérialisation des instructions et de l'ensemble des opérations qui ne sont pas cachables dans la topologie des enregistrements. Il y a un controlleur de cache de niveau 3, mais il est localisé en fait en dehors de la puce. Le controlleur de bus GX pilote les entrées/sorties, les communications, et les deux bus GX 32bits, un en entrée et l'autre en sortie. Le Fabric Controller est le controlleur principal du réseau de bus, des communications entre les controleurs de caches, des communications entre les puces POWER4, et des modules de POWER. Le processeur contient aussi de quoi faire du déboguage (Built In Self Test function, BIST) et de la mesure de performances avec la Performance Monitoring Unit (PMU). Le Power-on reset est aussi supporté.

Unités d'execution

Le POWER4 implémente une architecture superscalaire en utilisant 8 unités d'execution spéculatives "out of order" (dans le désordre) à haute fréquence. Celles-ci sont : 2 unités virgule flottante (FP1-2), 2 unités load-store (LD1-2), 2 unités de calculs entiers (FX1-2), 1 unité de gestion des branchements (BR-1), et 1 unité de gestion des registres conditionels (CR). Ces unités peuvent compléter jusqu'à 8 opérations par cycle (sans les unités BR et CR)  :

• chaque unité virgule flottante peut compéter une multiplication/addition par cycle (2 opérations),
• chaque unité load-store peut compléter une instruction par cycle,
• chaque unité de calcul entier peut compléter une instruction par cycle.

Les stages du pipeline sont :

• Prédictions des branches
• Recherche d'une instruction (fetch)
• Décodage, éclatement des instructions et formation de groupes
• Réorganisation des groupes
• Opérations de load/store
• Execution de l'instruction du pipeline

Configuration multipuce

Le POWER4 vient aussi sur des modules multipuces qui contiennent 4 POWER4 sur le même circuit intégré.

Voir aussi

• IBM POWER

Références

• (en) POWER4 System Microarchitecture, IBM. Consulté le 21 juillet 2006
• (en) J. M. Tendler, J. S. Dodson, J. S. Fields, Jr., H. Le, and B. Sinharoy, «POWER4 system microarchitecture», dans IBM Journal of Research and Development, vol.  46, n^o 1, 2002, p.  5–26 [texte intégral lien DOI (pages consultées le 2006-07-21) ] 
• (en) J. D. Warnock, J. M. Keaty, J. Petrovick, J. G. Clabes, C. J. Kircher, B. L. Krauter, P. J. Restle, B. A. Zoric, and C. J. Anderson, «The circuit and physical design of the POWER4 microprocessor», dans IBM Journal of Research and Development, vol.  46, n^o 1, 2002, p.  27–52 [texte intégral lien DOI (pages consultées le 2006-07-21) ] 

Ce texte est issu de l'encyclopédie Wikipedia. Vous pouvez consulter sa version originale dans cette encyclopédie à l'adresse http://fr.wikipedia.org/wiki/POWER4.
Voir la liste des contributeurs.
La version présentée ici à été extraite depuis cette source le 07/04/2010.
Ce texte est disponible sous les termes de la licence de documentation libre GNU (GFDL).
La liste des définitions proposées en tête de page est une sélection parmi les résultats obtenus à l'aide de la commande "define:" de Google.
Cette page fait partie du projet Wikibis.