Reduced instruction set computer

Le microprocesseur à jeu d'instruction réduit ou reduced instruction-set computer en anglais est une architecture matérielle de microprocesseurs. On l'a opposé à la fin des années 1980 et au début des années 1990 à l'architecture CISC (complex instruction-set computer). La sortie d'architectures hybrides comme le Pentium (CISC émulé par du RISC) a mis fin, par disparition de repères, à cette guerre qui était devenue énormément plus marketing que technique vers 1990, les techniques ayant évolué de part et d'autre et chacune comparant ses procédés à ceux de l'autre... six ans plus tôt.

Principe

Au départ l'analyse des séquences de codes montrait que la grande majorité des instructions disponibles étaient particulièrement peu utilisées. Ainsi, seul un jeu particulièrement réduit d'instructions était essentiellement utilisé dans les programmes. C'est pourquoi l'architecture RISC fait le choix de limiter le jeu d'instructions à uniquement quelques unes, imposant à toutes, en contrepartie, un nombre semblable de cycles pour s'exécuter. De cette manière, il est envisageable de débuter une nouvelle instruction à chaque cycle d'horloge : ceci forme le «pipeline». L'avantage de cette technique est que, désormais, le processeur se comporte comme s'il y avait une instruction exécutée par cycle d'horloge. Qui plus est , la division de chaque instruction en plusieurs étapes autorise une fréquence d'horloge plus grande puisque la profondeur combinatoire entre deux registres est diminuée. Ces deux caractéristiques ont pour conséquence une division du temps d'exécution pour l'ensemble des instructions de base.

Inconvénients

Cela se paye au prix d'une certaine diminution de lisibilité du code gênante quand on programme en assembleur et en particulier si on l'optimise : l'instruction MVC (MoVe Character) du Système 360 restait tout de même plus lisible que la séquence d'instructions faisant la même chose dans une machine RISC. Mais pour qui la codait strcpy () en langage C, il n'y avait plus aucune différence. Et en temps d'exécution, le code C optimisé se montrait généralement plus performant en vitesse pure grâce à des astuces d'usage de l'effet pipeline par le compilateur.

Avantages

Du fait que chaque instruction était simple, le décodage et l'exécution par le processeur devaient être particulièrement rapides, parfaitement en un seul cycle, ce qui était exactement le cas du Motorola 6800. Le succès de l'architecture RISC a tenu à deux facteurs :

• la mémoire avait baissé de prix à un point tel qu'y concentrer des instructions compliquées perdait de sa rentabilité ;
• les temps d'accès de cette mémoire étaient devenus particulièrement faibles comparé au temps de traitement d'une instruction complexe. Dans ces conditions, la mémoire passait la majeure partie de son temps à attendre le processeur.

C'est depuis 2004 l'inverse, raison pour laquelle on place des antémémoires (caches) légèrement partout, y compris dans les machines RISC qui en ont plus fréquemment deux (données, instructions) qu'une seule.

Historique

Un processeur tel que le Transputer d'Inmos (plus tard STMicrœlectronics) adopta la solution de remplacer les registres (dont la désignation consomme des bits dans les instructions) par une pile. D'autres machines RISC, au contraire, comme le RS/6000 d'IBM, multiplièrent les registres à un degré tel qu'on ne pouvait plus les programmer efficacement en assembleur, la mémoire du programmeur faisant toujours moins quoique les algorithmes d'optimisation des compilateurs de langage C.

Les processeurs de la famille PowerPC, dérivés du RS/6000 et utilisés entre autres sur les Macintosh sont à architecture RISC, de même que les processeurs SPARC utilisés entre autres par Sun Microsystems pour leurs serveurs et stations de travail.

Les processeurs MIPS R3000 furent les premiers du marché à implémenter l'architecture RISC, suivis par l'Alpha de Digital. MIPS Technologies fut aussi la première société à produire des processeurs 64 bits RISC (essentiellement utilisé sur les stations Silicon Graphics).

Les micro-ordinateurs de type compatible PC étaient animés jusqu'à la génération 486 par des microprocesseurs de type CISC (NEC, STMicrœlectronics, AMD, Intel... ). Depuis la génération 586, l'architecture CISC est émulée dans les puces d'architecture IA-32 par la microprogrammation d'un processeur RISC sous-jacent.

Dans le monde de l'électronique embarquée, les processeurs ARM et MIPS présentent aussi une architecture RISC.

Performances comparées CISC/RISC

On connaît un cas du même logiciel tournant à la fois sur une machine RISC microprogrammée émulant un CISC et en natif : il s'agit d'AIX tournant sur un IBM 9370 (puce IBM 860 microprogrammant une architecture 370) et , à la même époque, sur le PC/RT (6150) qui utilisait cette même puce 860 en natif : l'écart de performances en calcul brut était alors d'un facteur 2 en faveur du PC/RT.

Aujourd'hui, les performances des deux familles de processeurs sont sensiblement identiques.

Positionnement

• L'unité de calcul des processeurs RISC, du fait de sa simplicité, est fréquemment plus petite. À taille de puce égale, on peut par conséquent lui adjoindre un cache plus grand, et le plus fréquemment deux caches : l'un pour les données et l'autre pour les instructions (qu'il n'est jamais besoin de réécrire dans la mémoire principale, d'où une plus grande simplicité des circuits).

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